集成电路中的WPE和LOD效应

在此地把旁观标有关 WPE 和 LOD 效应的剧情小结一下

像许多任何产品同样,我们平常想通晓干什么速龙的尖端微管理器上的PMOS鳍片比NMOS鳍窄。这种不平凡的尺寸差别首头阵出在14nm节点,何况与该节点处的鳍片的固态掺杂的引进一致。

WPE, 也即 Well Proximity Effect, 其规律可以参见下图:
集成都电子通信工程大学路制程中,
在对阱作离子注入时,注入的离子与阱区周围的光刻胶产生溅射而富于在阱的边缘,
因此在档期的顺序方向突显掺杂浓度的非均一性。那会变成阱区中的 MOS
管的阈值或别的电学天性会趁着晶体管与阱边缘的离开而产生变化,
这一特色就叫做 well proximity
effect.图片 1

图片 2

LOD ( Length Of Diffusion) Effect, 也称为STI stress
effect,看名就能够知道意思,便是在有源区外的 STI
隔开分离会对其带来应力功用,进而影响晶体管的迁移率和阈值电压,因此导致差别的有源区的尺寸的
MOSFET 的电学个性存在差距。

大家的结论是,鳍片尺寸的分歧是固态掺杂工艺的结果。在固态掺杂进度中,PMOS鳍片总共经历了八次蚀刻操作,而NMOS鳍片只经历了一遍蚀刻。每一种蚀刻剂,特别是删除掺硼玻璃的蚀刻剂,都亟需轻微的硅蚀刻剂,以担保将掺硼玻璃从鳍片表面完全除去。那几个蚀刻也会导致硅鳍片的微薄变薄。

就此对于急需开展相称的结晶管,等间隔排布会使管敬仲受STI效应影响一样,扩张了相配度。源漏复用的接法尽管下落了面积,但是受STI效应影响,相配变差。

固态掺杂工艺在P阱和N阱产生以及鳍片蚀刻之后开始。这几个操作之后是沉积薄的5nm硼混合玻璃层。然后掩蔽P阱,并将硼掺杂玻璃从N阱区域蚀刻掉。这种蚀刻将涉及轻微的硅蚀刻,那将使PMOS鳍稍微变薄。NMOS鳍片不拜见到这种蚀刻(回看一下,PMOS晶体管鳍片位于N阱中,而NMOS晶体管鳍片位于P阱中)。

本着多finger晶体管,由于公用有源区,每一个晶体管受STI应力影响导致境况不等同。其相称度比不上单finger晶体管,那也是面积和合营的tradeoff

接下来将PMOS和NMOS鳍片封装在厚氧化层中,然后对其张开CMP并蚀刻回到鳍片的未掺杂部分和阱之间的界限。那是NMOS鳍片经历的第三遍蚀刻和PMOS鳍片看到的第一遍鳍片蚀刻。不过,因为该蚀刻重要仅去除未掺杂的玻璃,所以不太大概使硅鳍变薄。

图片 3

接下来将微集成电路退火以沿着鳍片的下边缘将硼驱动到P阱中。已从N-韦尔斯中除了硼玻璃,由此他们看不到这种额外的掺杂剂。

转自:

然后沿着P阱的平底从包罗硼掺杂玻璃层的鳍片中除了全部玻璃。那是NMOS鳍经历的第壹次蚀刻和PMOS鳍看到的首次蚀刻。由方岚在去除掺硼玻璃,该蚀刻也将略微蚀刻PMOS和NMOS鳍。

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